深度学习加速芯片架构设计中数据通路与存储层次协同优化研究

ISSN：3080-4272(P)3105-0972(O)
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出版频率：月刊
语言：中文
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深度学习加速芯片架构设计中数据通路与存储层次协同优化研究

王颖韩鋆徐新宇

中囯电子科技集团第五十八研究所，江苏省无锡市，214000

摘要：本文聚焦深度学习加速芯片架构设计，针对传统芯片架构在处理深度学习任务时，数据通路与存储层次协同效率低下的问题展开深入探索。深度学习算法计算量大、数据访问模式复杂，对芯片计算性能和存储能力要求严苛。通过构建基于深度学习算法特性的协同优化模型，在数据通路设计上，采用脉动阵列结构等优化矩阵运算路径，提升计算单元效率；存储层次方面，运用优化缓存策略、引入高带宽内存等技术，提高数据存储与访问性能。实验表明，协同优化方案显著提升了芯片性能，以AlexNet模型为例，训练时间缩短66.7%，推理时间减少80%，能耗降低40%，存储利用率大幅提高。

关键词：深度学习加速芯片；数据通路；存储层次；协同优化

参考文献

[1]Shirmohammadi Z ,Taali M .JoBiS: Jointcapacitance and inductance bit stuffing CAC for interposer based multi-chip Deep Learning

Accelerator[J].Integration,2025,102102347-102347

[2]Taub L ,Hampton H T ,Sarkar S , et al.E.PathDash, pathway activation analysis of publicly available pathogen gene expression data.[J].mSystems,2024,e0103024.

[3]申云飞.深度学习编译器关键技术研究与应用[D].安徽大学,2023.

[4]龚烽.CIS片内神经网络加速器的设计与建模[D].上海交通大学,2022.

[5]鲁蔚征,张峰,贺寅烜,等.华为昇腾神经网络加速器性能评测与优化[J].计算机学报,2022,45(08): 1618-1637.